DPU(Deep learning process unit) 是有AIE组成；
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Vitis_Libraries
Vitis_Libraries/tree/master/vision
Vitis-Tutorials
opencl.org/hardware/xilinx

ug1354

异构计算
emulation-sw 把cpu+fpga运行的代码都编译到cpu运行

Vitis编译器提供了三种不同的构建目标，用于调试和验证目的的两个仿真目标，用来产生实际的FPGA二进制文件的默认硬件目标：

  • 软件仿真（sw_emu）
    主机应用程序代码和内核代码都被编译为在主机处理器上运行。这样可以通过快速的构建和运行循环来优化迭代算法。该目标对于识别语法错误，对与应用程序一起运行的内核代码执行源代码级调试以及验证系统的行为很有用。

  • 硬件仿真（hw_emu）
    内核代码被编译成硬件模型（RTL），该模型在专用模拟器中运行。这种构建和运行循环需要更长的时间，但可以提供详细的，周期精确的内核活动视图。该目标对于测试将在FPGA中使用的逻辑功能以及获得初始性能估计非常有用。

  • 系统（hw）
    内核代码被编译成硬件模型（RTL），然后在FPGA上实现，从而产生可以在实际FPGA上运行的二进制文件。
    在这里插入图片描述
    vector_addition.cl 运行在fpga
    在这里插入图片描述sdaccel 已经升级到vitis
    在这里插入图片描述
    OpenCL编程基本流程及完整示例-----opencl介绍

b站demo

opencl API

github.com/Xilinx/SDAccel_Examples/tree/master/getting_started/hello_world
Vitis指南 | Xilinx Vitis 系列

xilinx2020_2/vitis_doc/index

可以从Vitis IDE或Vivado IP目录访问RTL内核向导。无论哪种情况，它都会创建一个包含示例设计的Vivado项目，以用作定义自己的RTL内核的模板。

具体示例见《ug1393》117页。
基于OpenCL开发的深交所Binary协议行情解码

吃猫粮的耗子 b站id

需要设置

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三个路径来源 安装 common images
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能识别+跟踪
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YOLO算法的ZYNQ移植尝试（SDx方法、ARM部分）

SSD and YOLOv3 Customization Deployment Using Vitis AI Library

Quantization–vitis py

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北京人形旗下天工造物具身智能开源社区，聚焦具身天工与慧思开物两大平台

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