针对wire变量rd_data

使用always给wire赋值时会报错(如下图)

 

 反过来将变量改成reg,使用assign给reg赋值时不会报错。

删除-sverilog编译选项后问题解决

 

 正常报错(如上图)。

但我没有查到sverilog中可以在assign中给reg赋值的信息,或许是sverilog选项开启后编译检查较为宽松所致。

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