verilog 08 语法 语句封装
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结构建模方式有 3 类描述语句：
Gate（门级）例化语句
UDP (用户定义原语)例化语句
module (模块) 例化语句。
本次主要讲述使用最多的模块级例化语句。
常见的三种封装
module endmodule
function endfunction
task endtask
常见的三种封装的区别
仿真器提供的封装
系统函数和任务
Verilog HDL语言中共有以下一些系统函数和任务：
$bitstoreal, $rtoi, $display, $setup, $finish, $skew, $hold,
$setuphold, $itor, $strobe, $period, $time, $printtimescale,
$timefoemat, $realtime, $width, $real tobits, $write, $recovery,
在Verilog HDL语言中每个系统函数和任务前面都用一个标识符$来加以确认。这些系统函数和任务提供了非常强大的功能。下面对一些常用的系统函数和任务逐一加以介绍。
在 iverilog 源码 vpi/sys_display.c 中提供 // sys_display_register
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