型号差异

        下图展示了TI毫米波雷达产品线中各型号产品间主要差异。

IWRxx43

        型号中最后两个数字表示接收器和发送器数量，我们粗略的认为收发通道越多越好（例如4收3发可以实现12路虚拟天线的mimo系统，这通常意味着跟精确的角度测量）。TI的4收3发系列有两个型号（AOP仅仅是将天线设计在封装上，除非有极其苛刻的尺寸要求，使用专门的PCB天线是更常见的选择），分别工作的60GHz~64GHz和76GHz~81GHz频段。

        下面通过比较IWR6843和IWR1843数据手册中的的功能框图来简单的认识这两款毫米波雷达。

序号	IWR6843	IWR1843	说明
1	x3	x4	倍频系数，IWR6843是60GHz频段，IWR1843是80GHz频段
2		VMON	电压监控
3		DCAN	DCAN接口
4	600MHz	400/600MHz	IWR1843数据手册中典型值为600MHz
5	768kB	1024kB	L3缓存

 架构概述

        毫米波雷达是一个复杂的片上系统，TI将之分为3各子系统：RADAR Subsystem、DSP Subsystem、Master Subsystem。下面通过IWR1843的架构来认识毫米波雷达系统。

RADAR Subsystem

        雷达子系统包含射频和模拟功能，由FMCW（调频连续波）收发器和无线电处理器。

 FMCW收发器

• 集成PLL、发射机、接收机、基带和A2D
• 76-81GHz频率范围，4GHz可用带宽
• 4接收通道
• 3发送通道

内置校准和自检的无线电处理器

• 基于ARM Cortex R4F的无线电控制系统
• 内置固件
• 跨频率和温度的自校准系统

        该系统已由TI编程，具有到片上Cortex-R4F应用处理器的API接口。

DSP Subsystem

• 用于雷达数据处理的TMS320C674x DSP内核
• 32KB L1数据缓存，32KB L1指令缓存
• 256KB L2缓存
• 1024KB L3缓存，其中512KB为DSP专用，另512KB内存由DSP子系统和主子系统共享
• 32KB内存，用于存储雷达子系统的ADC采样数据
• 多个增强型直接内存访问（EDMA）引擎，用于高性能数据传输
• 2-lane 高达900Mbps的LVDS接口用于传输雷达ADC原始数据
• 一个看门狗定时器和一个由实时终端模块（RTI）实现的通用定时器
• 一个由串行通信接口模块（SCI）实现的标准通用异步收发器（UART）
• 可仿真
• 小端模式

Master Subsystem

• Cortex-R4F内核，支持ARMv7-R、VFPv3-D16、ARMv7调试器
• 128KB的ROM
• 512KB带ECC的指令缓存
• 192KB带ECC的数据缓存
• 内存由硬件自动初始化
• 矢量中断管理器，用于对不同源的中断进行优先级排序和控制

系统互联

        毫米波雷达系统由上述子系统组成，在子系统间如何交换数据呢？答案是基于TI的通用总线架构，包括VBUSM和VBUSP协议。下图显示了这种互联关系。

        在主子系统中，主VBUSM SCR负责管理从多个主设备到每个从设备的访问之间的仲裁优先级。仲裁优先权始终是循环的。
        主子系统具有PCR互连，管理对外围寄存器和外围存储器的访问，并为所有外围设备提供全局重置。它还支持为每个外围设备单独选择性地启用或禁用时钟的能力。PCR还管理对配置设备时钟、中断等所需的系统模块寄存器的访问。系统模块寄存器包括用于指示异常情况（重置、中止、错误和中断）的状态标志。
        类似地，DSP子系统中的128位VBUSM SCR管理从多个主设备到从设备的访问之间的仲裁。DSP子系统具有用于系统和非系统外围设备的32位VBUSP PCR。