1. 从“记忆”开始：理解时序逻辑电路

大家好，我是老张，一个在数字电路和FPGA领域摸爬滚打了十多年的工程师。今天，我们不聊那些让人头大的公式，就从最直观的“记忆”功能开始，聊聊时序逻辑电路。你可能会问，什么是时序逻辑？简单来说，它就像一个能“记住”过去的电路。我们之前学过的组合逻辑电路，比如一个简单的与门或加法器，它的输出只取决于当前的输入，你给它什么信号，它就立刻给你什么结果，没有“记忆”。但时序逻辑电路不同，它的输出不仅取决于当前的输入，还取决于电路过去的状态。这个“过去的状态”，就是电路“记住”的东西。

这个“记忆”功能是怎么实现的呢？核心就是触发器。你可以把触发器想象成一个微小的、能存储一个比特（0或1）信息的“记忆单元”。最常见的D触发器，就像一个听话的“门卫”：当时钟信号（比如一个上升沿）到来时，它会立刻把当前门口（D端）的值“记住”，并锁在屋里（Q端输出），直到下一个时钟信号到来，它才会更新记忆。正是有了这些触发器，电路才有了“历史”，才能实现计数、序列检测、控制流程等复杂功能。

那么，时序逻辑电路和我们今天要重点讲的状态机，以及FPGA开发又有什么关系呢？关系大了！FPGA（现场可编程门阵列）本质上就是由海量的逻辑门和触发器构成的数字电路“乐高”。你想在FPGA里实现任何有顺序、有步骤的控制逻辑，比如让一个灯按“亮1秒、灭2秒、闪烁3下”的规律工作，或者解析一串串行通信数据，最核心、最优雅的设计思想就是状态机。可以说，状态机是FPGA设计的灵魂，而时序逻辑电路的理论，就是构建这个灵魂的基石。接下来，我们就一步步拆解，从基础概念到设计方法，最后在FPGA上亲手实现它。

2. 状态机：数字世界的“交通指挥官”

理解了时序逻辑电路有“记忆”之后，我们来看看如何利用这种记忆来组织有序的行为。这就引出了我们今天的主角——状态机。这个名字听起来有点抽象，但我更喜欢把它比作一个“交通指挥官”。

想象一个十字路口的红绿灯。它不会乱变，而是按照一套固定的规则运行：“红灯亮60秒” -> “绿灯亮40秒” -> “黄灯亮5秒” -> 再回到“红灯亮60秒”。这里的“红灯”、“绿灯”、“黄灯”就是红绿灯系统的不同状态。而时间到了或者传感器检测到车流变化，就是触发状态转换的输入条件。状态机要做的，就是清晰地定义出：系统当前处于哪个状态？在什么条件下，会切换到下一个状态？在每一个状态下，系统应该输出什么？

在数字电路领域，状态机主要分为两大经典类型：摩尔型和米利型。它们的区别是学习状态机第一个要搞明白的关键点。

• 摩尔状态机：它的输出只取决于当前的状态。就像那个红绿灯，不管现在是第50秒还是第10秒，只要它处在“红灯”状态，它的输出就是“红灯亮”。输出和具体的输入细节（比如某个瞬间的车流量）没有直接关系。
• 米利状态机：它的输出同时取决于当前的状态和当前的输入。这好比一个带感应功能的智能红绿灯。在“绿灯”状态下，如果感应到横向没有行人要过马路（输入=无行人），它可能继续保持绿灯；但如果感应到有行人按下按钮（输入=有行人请求），它可能会在绿灯结束后立即切换，甚至输出一个“绿灯闪烁”的预警信号。这里的输出就和当前状态（绿灯）以及即时输入（行人按钮）都相关了。

我刚开始学的时候也容易混淆。一个很实用的记忆方法是：摩尔机比较“固执”，输出只看自己处在什么“位置”（状态）；米利机更“机灵”，输出会结合当前的“位置”和收到的“消息”（输入）来综合决定。在FPGA设计中，两种模型都会用到，摩尔机因为输出只与状态有关，在时钟边沿更新，输出更稳定，没有毛刺风险；米利机对输入响应更快，输出可以提前半个时钟周期，但设计时要小心处理输入信号毛刺带来的输出不稳定问题。

3. 设计的语言：状态转换表与状态转换图

理论说清楚了，怎么动手设计呢？我们不能只靠脑子想，需要一些工具来把思路“画”出来、“列”出来。这就是状态转换表和状态转换图，它们是设计状态机的“设计图纸”。

3.1 状态转换表：一切设计的起点

状态转换表，我习惯叫它“状态真值表”，它是一张表格，清晰地列出了所有可能的情况。表格的列通常包括：当前状态、输入、下一个状态、输出。

我们用一个非常简单的例子来说明：设计一个检测输入序列中“110”的模式检测器。当连续检测到“110”时，输出一个时钟周期的高电平。

首先，我们需要定义状态。这个检测过程是分步的：

• S0: 初始状态，还没检测到有效位。
• S1: 已经检测到了一个‘1’。
• S2: 已经连续检测到了‘11’。
• S3: 成功检测到了‘110’（输出有效）。

然后，我们根据状态机的行为来填充这张表。假设我们设计一个米利型状态机，因为输出需要在检测到完整序列‘110’的最后一个‘0’时立刻有效。

当前状态	输入 (X)	下一个状态	输出 (Z)	说明
S0	0	S0	0	没检测到1，保持初始状态
S0	1	S1	0	检测到第一个1，进入S1
S1	0	S0	0	序列中断，回到初始
S1	1	S2	0	检测到第二个1，进入S2
S2	0	S3	1	检测到0，序列完成！进入S3并输出1
S2	1	S2	0	连续收到1，保持在S2（等待0）
S3	0	S0	0	无论输入是什么，完成一次检测后回到S0
S3	1	S1	0	同上，但输入是1，所以进入S1

你看，通过这张表，任何情况下状态机该怎么走、输出什么，都一目了然。这是后续所有步骤（画图、写代码）的绝对依据。对于摩尔机，输出列会简单一些，因为输出只对应状态，比如S3状态的输出恒为1，其他状态为0。

3.2 状态转换图：让逻辑“动”起来

如果觉得表格还不够直观，状态转换图就是更好的工具。它把状态变成圆圈，把转换条件和输出变成带箭头的连线，整个状态机的流转过程就像一幅地图。

根据上面的状态转换表，我们可以画出对应的状态转换图。每个状态（S0, S1, S2, S3）画成一个圆圈。箭头从“当前状态”指向“下一个状态”，在箭头上标注“输入/输出”。例如，从S0到S1的箭头，旁边就标上“1/0”，表示当输入为1时，从S0转换到S1，并且输出0。

画完图后，有两个非常重要的概念需要检查：

1. 状态的完备性：我们定义的状态（S0-S3）是否覆盖了所有可能的情况？在这个例子里，是的。
2. 自启动能力：这是一个非常实际的问题。我们的状态机通电后，初始状态应该是S0。但如果由于干扰或电路初始化问题，触发器进入了我们没定义的状态（比如，如果我们用2个触发器编码4个状态，理论上还有其它编码组合），状态机能否自动“爬回”我们设计的主循环（S0->S1->S2->S3->S0）？如果能，就是自启动的。检查方法就是在状态转换图中，看看所有可能的状态节点（包括无效状态）是否都有路径通向有效循环。一个健壮的设计必须考虑自启动，否则电路一旦“跑飞”就回不来了。在实际设计中，我们通常会在代码里明确指定所有未使用状态的下一状态为初始状态S0，从而保证自启动。

4. 从图纸到现实：FPGA中的状态机实现

纸上谈兵终觉浅，绝知此事要躬行。前面我们画好了“设计图纸”（状态转换表和转换图），现在就要在FPGA这个“数字工地”上把它搭建起来。在硬件描述语言（如Verilog或VHDL）中，实现状态机有一套非常经典且实用的模板，我称之为“三段式”写法。这种方法结构清晰，易于综合和调试，强烈推荐新手掌握。

4.1 状态编码的艺术

在写代码之前，还有个重要步骤：给状态赋值，即状态编码。我们之前用S0、S1、S2、S3表示状态，但计算机和FPGA只认识二进制数。所以我们需要决定用多少位二进制数来表示这些状态。

常见的编码方式有：

• 二进制码：如 S0=00, S1=01, S2=10, S3=11。最直观，用的触发器数量最少（n个状态用log2(n)个触发器）。
• 格雷码：每次状态变化只有一位翻转，可以减少毛刺和动态功耗，常用于计数器。
• 独热码：n个状态就用n个触发器，每个状态只有一位为1。例如 S0=0001, S1=0010, S2=0100, S3=1000。这种方式在FPGA中往往效率更高，因为FPGA内部有丰富的触发器资源，而独热码的比较逻辑简单（只需要检查一位），状态译码速度快。

对于我们的4状态‘110’序列检测器，为了简单起见，我们先采用二进制编码。

4.2 三段式状态机Verilog实现

下面，我用Verilog代码展示如何用“三段式”实现这个米利型序列检测器。

module seq_detector_110 (
    input wire clk,      // 时钟信号
    input wire rst_n,    // 低电平复位信号
    input wire data_in,  // 串行输入数据
    output reg det_out   // 检测输出
);

// 第一段：状态定义与编码
parameter S0 = 2'b00;
parameter S1 = 2'b01;
parameter S2 = 2'b10;
parameter S3 = 2'b11;

reg [1:0] current_state;
reg [1:0] next_state;

// 第二段：时序逻辑，描述状态寄存器（记忆部分）
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        current_state <= S0; // 复位时回到初始状态
    end else begin
        current_state <= next_state; // 每个时钟沿更新状态
    end
end

// 第三段：组合逻辑，描述下一状态和输出逻辑（决策部分）
always @(*) begin
    // 先给next_state和det_out一个默认值，避免生成锁存器
    next_state = S0;
    det_out = 1'b0;

    case (current_state)
        S0: begin
            if (data_in == 1'b1) begin
                next_state = S1;
            end else begin
                next_state = S0;
            end
        end
        S1: begin
            if (data_in == 1'b1) begin
                next_state = S2;
            end else begin
                next_state = S0;
            end
        end
        S2: begin
            if (data_in == 1'b0) begin
                next_state = S3;
                det_out = 1'b1; // 米利型输出：在S2状态且输入为0时输出1
            end else begin
                next_state = S2;
            end
        end
        S3: begin
            // 检测完成后，下一个状态取决于新的输入
            if (data_in == 1'b1) begin
                next_state = S1;
            end else begin
                next_state = S0;
            end
        end
        default: begin // 处理未定义状态，保证自启动
            next_state = S0;
        end
    endcase
end

endmodule

我来解释一下这个“三段式”：

1. 状态定义段：用parameter定义状态的符号名和其二进制编码，并声明了current_state（现态）和next_state（次态）寄存器。
2. 时序逻辑段：这是一个always块，敏感于时钟clk和复位rst_n。它描述了触发器的行为：复位时状态清零，否则在每个时钟上升沿，将next_state的值更新到current_state。这是状态机中唯一有时钟参与的部分，确保了状态转换与时钟同步。
3. 组合逻辑段：这是一个always @(*)块，描述了基于当前状态和当前输入，如何决定下一个状态和当前输出。这里完全用case语句实现了我们之前画的状态转换表。注意米利型输出（det_out）的判断是写在case的分支里的。

这种写法的好处是结构清晰，将时序和组合逻辑分离，综合工具优化起来效率高，而且仿真调试时非常方便，你可以清晰地看到current_state和next_state的变化。

4.3 仿真与调试：眼见为实

代码写完了，不仿真就等于闭着眼睛开车。我们需要一个测试平台来验证我们的状态机是否正确工作。下面是一个简单的测试脚本，它模拟了输入数据流“101110010”，理论上应该在出现“110”时输出高电平。

`timescale 1ns/1ps
module tb_seq_detector();

reg clk;
reg rst_n;
reg data_in;
wire det_out;

// 实例化被测试模块
seq_detector_110 uut (
    .clk(clk),
    .rst_n(rst_n),
    .data_in(data_in),
    .det_out(det_out)
);

// 生成时钟信号，周期20ns
initial begin
    clk = 0;
    forever #10 clk = ~clk;
end

// 生成测试激励
initial begin
    // 初始化
    rst_n = 0;
    data_in = 0;
    #20 rst_n = 1; // 释放复位

    // 驱动测试序列：1 0 1 1 1 0 0 1 0
    //                |     |     | （期望检测到的‘110’位置）
    #20 data_in = 1; // 第一个1
    #20 data_in = 0; // 0，序列中断
    #20 data_in = 1; // 新的1
    #20 data_in = 1; // 第二个1
    #20 data_in = 1; // 又一个1，保持在S2
    #20 data_in = 0; // 检测到0！期望输出det_out=1
    #20 data_in = 0; // 0
    #20 data_in = 1; // 1
    #20 data_in = 0; // 0，这里又构成一个‘110’（从第7个时钟的1开始）
    #40 $finish; // 结束仿真
end

// 将信号变化记录到VCD文件，便于用波形查看器分析
initial begin
    $dumpfile("wave.vcd");
    $dumpvars(0, tb_seq_detector);
end

endmodule

在仿真波形图里，你会看到data_in信号变化，current_state在S0, S1, S2, S3之间跳转，而det_out精准地在两次出现“110”序列的最后一个‘0’所在的时钟周期内拉高。这个过程能让你深刻理解状态机的每一步是如何运作的。如果输出不对，就回头检查状态转换表或代码中的case分支，这是调试状态机最有效的方法。

5. 实战进阶：复杂状态机设计与优化技巧

掌握了基本的状态机设计流程后，我们可以挑战一些更复杂、更贴近实际应用的场景。同时，也有一些重要的优化技巧和注意事项，能让你设计的状态机更稳定、更高效。

5.1 设计一个自动售货机控制器

假设我们要设计一个简单饮料售卖机的控制器：饮料单价3元，硬币面额有1元和2元。机器需要能接收硬币，计算累计金额，当金额大于等于3元时出货并找零，之后复位等待下一次交易。

这个状态机比序列检测器复杂，因为它需要“记忆”累计金额。我们可以这样定义状态：

• IDLE：空闲状态，投币金额为0。
• ONE_YUAN：已投币1元。
• TWO_YUAN：已投币2元。
• THREE_YUAN：已投币>=3元，准备出货。

输入是硬币类型（1元或2元），输出是“出货”和“找零”信号。这显然是一个摩尔机，因为“出货”和“找零”动作只取决于当前累计金额（状态），而不取决于投递最后一枚硬币的瞬间信号。设计的关键在于状态转换逻辑：从IDLE投1元到ONE_YUAN，再投2元就直接到THREE_YUAN（1+2=3）；从IDLE投2元到TWO_YUAN，再投1元也到THREE_YUAN；在THREE_YUAN状态，输出有效并根据金额（可能是3元或4元）决定找零，然后无条件回到IDLE。通过这个例子，你可以练习如何处理带“记忆数据”（金额）的状态，以及如何定义清晰的输出动作。

5.2 关键优化技巧与常见坑点

在实际FPGA项目中，写好状态机只是第一步，让它稳定高效地运行更需要经验。

• 避免组合逻辑输出毛刺：对于米利机，输出直接来自组合逻辑（always @(*)块），如果输入信号有毛刺，输出也会产生毛刺。这对驱动外部设备可能是致命的。解决方法之一是对输出进行寄存器打拍，即用一组触发器在时钟边沿锁存组合逻辑的输出，使其与时钟同步，虽然输出会延迟一个时钟周期，但变得非常干净稳定。
• 状态编码的选择：对于状态数量较少（比如少于8个）的状态机，独热码在FPGA中通常是更好的选择。虽然它多用了一些触发器，但它的译码逻辑非常简单（就是比较某一位是否为1），这往往能带来更快的速度和更低的功耗。FPGA内部的触发器资源很丰富，但组合逻辑资源相对珍贵，独热码用触发器换逻辑，是性价比很高的策略。
• 确保完备性与自启动：一定要用default分支处理case语句未覆盖的所有情况，明确指定其下一状态为初始状态。综合工具可能会将未指定状态优化掉，或者形成锁存器，这都是不稳定的根源。在状态定义时，也可以考虑使用enum枚举类型（SystemVerilog支持），让代码可读性更强。
• 仿真与调试：除了看波形，可以把状态变量用$display打印出来，或者转换成有意义的字符串在仿真日志中显示（如if(current_state == S0) state_name = "IDLE";）。在硬件调试时，可以利用FPGA厂商的调试工具（如Xilinx的ILA， Intel的SignalTap）将状态寄存器、关键输入输出信号抓取出来，直观地观察状态机的运行轨迹，这对于排查复杂状态机“卡死”或“跑飞”的问题至关重要。

从我个人的经验来看，状态机设计中最常踩的坑就是“状态遗漏”和“异步输入处理不当”。一定要花时间画好完整的状态转换图，反复推敲边界条件。对于来自外部芯片或按键的异步输入，务必先通过两级触发器进行同步化处理，将其同步到系统时钟域，再送给状态机作为输入，这样才能避免亚稳态导致的状态机不可预测行为。记住，在数字电路的世界里，稳定可靠远比追求极致的单周期响应更重要。